用于构建用于集成电路设计的时钟树的方法和装置专利登记公告

专利名称：用于构建用于集成电路设计的时钟树的方法和装置

摘要：公开了一种用于构建用于集成电路设计的时钟树的方法和装置，该方法包括：通过对经过布局的网表进行时序分析，提取出该网表中的时序器件之间的路径时延；以及根据所述时序器件之间的路径时延构建驱动所述时序器件的时钟树，使得任意两个时序器件之间的路径时延与该两个时序器件的时钟树分叉权重的乘积之和最小化，其中，两个时序器件的时钟树分叉权重与该时钟树相对于该两个时序器件的分叉点距离该对时序器件的时钟树级数正相关。

专利类型：发明专利

专利号：CN201010612330.8

专利申请（专利权）人：国际商业机器公司

专利发明（设计）人：江国范;林一帆;刘洋;杨浩

主权项：一种用于构建用于集成电路设计的时钟树的方法，包括：通过对经过布局的网表进行时序分析，提取出该网表中的时序器件之间的路径时延；以及根据所述时序器件之间的路径时延构建驱动所述时序器件的时钟树，使得任意两个时序器件之间的路径时延与该两个时序器件的时钟树分叉权重的乘积之和最小化，其中，两个时序器件的时钟树分叉权重与该时钟树相对于该两个时序器件的分叉点距离该两个时序器件的时钟树级数正相关。

专利地区：美国