具有错误锁定纠正机制的计数器控制型延迟锁相环电路专利登记公告

专利名称：具有错误锁定纠正机制的计数器控制型延迟锁相环电路

摘要：本发明涉及一种具有错误锁定纠正机制的计数器控制型延迟锁相环电路，其包括数字延迟线、鉴相器、加/减计数器、时钟相位运算电路；所述输入参考时钟信号CLK分别接入数字延迟线与鉴相器，数字延迟线的输出连入鉴相器以及时钟相位运算电路，鉴相器的输出连接到加/减计数器的输入，加/减计数器的输出连入数字延迟线。本发明通过锁定过程检测窗口来判断延时后的输出时钟信号的延时是否满足锁定条件，根据检测结果即时调整延时大小，从而避免了错误锁定的发生，准确完成延迟锁相功能。其优点是：本发明有效解决了传统的DLL结构容易误锁的问题，并

专利类型：发明专利

专利号：CN201210034793.X

专利申请（专利权）人：中国电子科技集团公司第五十八研究所

专利发明（设计）人：周洁;陈珍海;季惠才;黄嵩人;于宗光;薛颜

主权项：具有错误锁定纠正机制的计数器控制型延迟锁相环电路，其特征在于：包括数字延迟线、鉴相器、加/减计数器、时钟相位运算电路；所述数字延迟线的输入为输入参考时钟信号CLK，输出为延时后的时钟信号；所述数字延迟线由n+3个相同的延时单元组成，其中n为正整数；输入参考时钟信号CLK分别接入数字延迟线与鉴相器，数字延迟线的输出连入鉴相器以及时钟相位运算电路，鉴相器的输出连接到加/减计数器的输入，加/减计数器的输出连入数字延迟线；每个延时单元由加/减计数器的输出信号控制，鉴相器比较输入参考时钟信号CLK和延时后的时钟信号

专利地区：江苏