基于FPGA的准循环低密度校验码译码器及译码方法专利登记公告

专利名称：基于FPGA的准循环低密度校验码译码器及译码方法

摘要：本发明公开了一种基于FPGA的低存储量高速QC-LDPC码译码器和译码方法，主要解决现有技术中译码器的节点更新处理单元和RAM存储资源利用效率不高的问题。该译码器同时处理两帧译码数据，译码器在数据初始化阶段将第一帧数据的外信息值置为全0，将第二帧数据的外信息值设为信道接收似然比信息，使得变量节点处理单元和校验节点处理单元在整个译码过程中能够完全并行交替处理两数据帧，有效缩短了处理两帧数据所需的工作时钟周期，其译码吞吐量约为传统设计方法的两倍。本发明在外信息的访问上采用了动态的地址访问管理方法，能够在单块R

专利类型：发明专利

专利号：CN201210045900.9

专利申请（专利权）人：西安电子科技大学

专利发明（设计）人：白宝明;袁瑞佳;林伟;王珏;崔俊云;施玉晨

主权项：一种基于FPGA的低存储量高速QC?LDPC码译码器，包括：变量节点计算模块VNU，用于对译码的变量节点外信息更新计算，其中包含n个变量节点计算单元VNUj，1≤j≤n，n为基矩阵的列分块数量；校验节点计算模块CNU，用于对译码的校验节点外信息更新计算，其中包含m个校验节点计算单元CNUi，1≤i≤m，m为基矩阵的行分块数量；校验方程计算模块PCU，用于校验译码结果是否为合法码字；信道初始信息存储模块RAM_F，用于存储接收的信道似然比信息，其中包含n块RAM存储块Fj，1≤j≤n；迭代外信息存储模块RA

专利地区：陕西