PLL频率设定电路专利登记公告

专利名称：PLL频率设定电路

摘要：本发明利用信道号和频率设定值的规则性来缩小PLL频率设定电路的规模。在使用ROM的表(20)中，在与信道号CH对应的地址中，从该信道号CH减1并除以3之后的商和余数分别存储在bit b7～b3、bit b1～b0中。从信道设定部(10)指定信道号CH后，用译码器(30)解读从表(20)读出的bit b1～b0的值，作为选择信号提供给选择器(40)。由此，从选择器(40)选择低4位的12bit的频率设定值并进行输出。另一方面，通过加法器(50)将从表(20)读出的bit b7～b3的值与中间2位的初始值相加，输出相加结果作为中间2位的8bit的频率设定值。

专利类型：发明专利

专利号：CN200610006833.4

专利申请（专利权）人：冲电气工业株式会社

专利发明（设计）人：市川武志

主权项：权利要求书1.一种PLL频率设定电路，其特征在于，在具有下述关系时，即，PLL中设定的k+m+n bit的频率设定值随信道号的增加而增加，该信道号每增加x(其中x为2以上的整数)，该频率设定值的低位n bit的值就返回原值，同时，中间m bit的值增加1，具备：表，由下述的存储器构成：将在基于上述信道号和上述频率设定值的关系而确定的整数a上、加上该信道号后的数除以x时的商和余数分别设为y、z，将该信道号作为地址，存储这些y和z作为该地址的存储数据；加法部，在提供上述信道号作为地址信号时将从上述表读出的数据

专利地区：日本