控制结处的晶格缺陷数目的方法专利登记公告

专利名称：控制结处的晶格缺陷数目的方法

摘要：本发明是关于一种控制结处的晶格缺陷数目的方法，其使用上是配合形成结的离子注入步骤及后续的退火步骤。此方法是在离子注入步骤之前或之后进行额外的注入步骤，以增加离开结位置的衬底区域的应力，而得以在后续退火步骤中加强衬底表层的再结晶效果，由此降低结处的应力以减少晶格缺陷数目。此方法可应用至CMOS元件的轻掺杂漏极或源/漏极工艺，其是在用以形成NMOS及PMOS晶体管的轻掺杂漏极或源/漏极区的多次离子注入步骤之前、之间或之后，进行前述的额外注入步骤。

专利类型：发明专利

专利号：CN200410011589.1

专利申请（专利权）人：联华电子股份有限公司

专利发明（设计）人：谢炳邦;龚吉富

主权项：1、一种控制结处的晶格缺陷数目的方法，其使用上是配合在衬底中形成结的离子注入步骤及后续的退火步骤，其中：进行额外的注入步骤以增加离开结位置的衬底区域的应力，由此在该退火步骤中加强该衬底表层的再结晶效果，从而降低该结处的应力。

专利地区：台湾